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　　我国学者在芯片设计自动化EDA领域取得进展
 
　　
　　我国学者在芯片设计自动化EDA领域取得进展
　　
　　北京大学集成电路学院黄如院士与梁云教授团队近期提出了高效的芯片仿真EDA技术。针对通用处理器、密码学、流式压缩、深度学习等多种架构的芯片设计，相比于目前最快的开源芯片仿真器Verilator，该技术能够将芯片仿真速度平均加速2倍，最高加速4.3倍。论文以《Khronos：融合内存访问的RTL仿真》为标题，于2023年10月28日发表在《芯片微架构国际研讨会》上。
　　
　　芯片仿真是芯片设计与验证中不可或缺的一个环节，同时也是最耗时的一个环节。芯片仿真主要借助EDA工具，通过计算机结合测试激励来模拟芯片在真实环境下的运行状况，帮助工程师通过各种调试手段来判断运行结果是否符合预期。根据统计，芯片设计与验证的70%的时间用在仿真和验证。芯片仿真中的一个重要步骤是寄存器传输级（RTL）仿真。在RTL仿真中，软件RTL仿真器因为其灵活性高和调试能力强，在RTL仿真中有重要的地位。然而，软件RTL仿真速度慢，需要消耗大量时间。广泛使用的软件RTL仿真器主要来自美国的EDA公司包括新思（Synopsys）的VCS，英特尔（Intel）的ModelSim和开源的Verilator等。针对工业级的大规模设计，软件RTL仿真往往需要几天甚至几周的时间，严重制约了芯片开发的流程。因此，面对芯片开发时间长的问题，加快RTL仿真的速度非常重要。
　　
　　针对这一难题，该研究团队开创性地提出了跨时钟周期的RTL仿真方法，能够大幅减小RTL仿真迭代中的内存数据传输。之前针对RTL仿真的加速主要是通过图分割并行或延迟求值（lazy evaluation）等方法。虽然这些优化方法在加速仿真上有效，但优化能力局限在了一个周期内。该研究团队通过分析RTL的时钟边缘数据依赖，将RTL仿真建模为整数线性约束下的非线性优化问题，通过数学建模和求解实现跨周期的仿真优化与加速。这样的优化能显著提升仿真过程中的指令吞吐量，减小仿真需要的指令总数。通过跨时钟优化，减少42%的寄存器状态和38%的内存访问，实现平均2.0倍（最高4.3倍）的仿真加速。
　　
　　目前，该仿真器已经开源。接下来，团队将继续优化性能，同时将技术推广到中国的EDA产业和开源社区。
　　
　　出版信息
　　
　　标题:
　　
　　Khronos: Fusing Memory Access for Improved Hardware RTL Simulation
　　
　　
　　
　　
　　中国科大在电源管理芯片设计领域取得新进展
　　
　　近日，中国科大国家示范性微电子学院程林教授课题组设计的一款高效率、高电流密度的降压-升压直流-直流转换器(Buck-Boost DC-DC Converter)芯片亮相于集成电路设计领域最高级别会议 IEEE International Solid-State Circuits Conference (ISSCC)。
　　
　　Buck-Boost转换器广泛应用于锂电池供电的移动电子设备中，将在实际使用时变化的电池电压(2.7 V-4.2 V) 转换为3.4V左右的固定电压，为应用端如射频功放、蓝牙等模块供电。为了延长电池的使用时间，需要转换器在全电池电压范围内保持高效率。同时为了满足移动电子设备的小型化需求，要求转换器具有高电流密度。
　　
　　现有的Buck-Boost转换器通过引入飞电容减少功率路径上的功率管数量来降低导通损耗，但同时也导致了功率管的耐压问题，限制了效率的提升；为了克服耐压问题，一些工作又引入更多的功率管和飞电容，增加了成本并且降低了芯片的电流密度。随着移动电子设备集成的功能越来越多，负载电流越来越大，现有Buck-Boost结构在效率与电流密度之间的折中愈发挑战。
　　
　　为此，本研究提出一种新型Buck-Boost转换器拓扑结构，该结构中只包含4个低压功率管、1个飞电容、1个电感，是现有结构中唯一一种仅使用4个功率管和1个飞电容而无耐压问题的结构。此外，在飞电容的辅助下，该结构的电感电流以及导通损耗在全电池电压范围内都得到有效降低。
　　
　　测试结果表明，该芯片可实现98.6%的峰值效率，在1.7 mm2的芯片面积下实现了最大2.5A的输出电流。与同类研究相比，本设计以最低的芯片成本取得了全电压转换比下最高效率以及最高电流密度，实现了效率与电流密度较为完美的折中。
　　
　　出版信息
　　
　　标题:
　　
　　A 98.6%-Peak-Efficiency 1.47A/mm2Current-Density Buck-Boost Converter with Always Reduced Conduction Loss
　　
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　　图文来源：国家自然科学基金委员会，人民日报
　　
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