合见工软完整高速接口IP及IO Die方案支持众多场景，助力智算芯片持续创新突破
12月11日-12日，上海集成电路2024年度产业发展论坛暨第三十届集成电路设计业展览会（ICCAD-Expo 2024）成功举办。在IP专题论坛上，合见工软市场总监崇华明发表了名为《高速接口IP及IO Die的整体解决方案助力智算芯片创新》的主题演讲，深入介绍了智算芯片遇到的挑战及合见工软高速接口IP和IO Die的产品方案特性、应用场景和封装仿真支持等。
▲合见工软市场总监崇华明
目前，在系统级摩尔定律（SysMoore）引领智算芯片技术进步的同时，广度和断点已成为芯片设计的难点痛点，而业界需要在设计、制造和封测各维度实现集体进阶。对此，合见工软提供的国产自主自研高性能接口IP和定制化完整解决方案，结合自身强大的EDA平台优势，构筑软硬件平台结合的系统级技术服务，助力智算芯片企业实现持续地创新和突破。
助力智算芯片持续创新与突破
随着智算芯片设计方法学从传统的SoC设计演进到芯粒系统协同设计，智算芯片设计的复杂度和难度不断提升，需要更多领域的设计经验才能保证一次流片的成功率。
崇华明表示，“目前，系统级摩尔定律（SysMoore）正在引领EDA和IP、设计、制造和封测等技术进步，但广度和断点是难点，这导致SoC厂商一次流片成功的压力越来越大。”另外，智算芯片的创新对IP供应商也提出更多、更高的需求，对高速接口类IP而言，不仅需要种类齐全性能优异，还需要在IO Die，协议兼容性、封装兼容性等关键技术上有保障。
对此，崇华明指出，业界可以从系统协同设计、EDA和IP完整解决方案、稳定可靠的制造供应链、封测建模和良率四大方面着手，力争克服当前智算芯片遇到的各类挑战。
首先，业界需要做好系统协同设计，其中包括Chiplet系统架构设计与验证，即成本与性能、稳定性之间的权衡；多芯粒互连设计；自顶向下的芯粒划分和不同芯粒之间的时序分配；系统级功能验证。此外，Chiplet中介层协同设计，系统级时序SignOff分析，电源和信号完整性、热、机械应力等多物理场仿真以及2.5D/3D可测性设计也尤为重要。
其次，芯片设计在产业中起到“领头羊”作用，EDA和IP则是必不可少以及需要系统性规划的工具，包括EDA需提供多芯粒规划与架构及验证工具；系统级SignOff工具；2.5D/3D可测性设计工具等，而IP则需提供完整的多工艺平台IP，支持广泛颗粒和外设；完整的PHY和控制器方案；完整的协议支持，多封装场景支持；IO Die和封装设计，SIPI仿真支持等。
另外，在制造供应链稳定可靠和封测建模及良率方面，均需要探索新架构2.5D/3D、CoWos-R/L/S，系统建模能力和准确度，以及大规模生产的良率提升等。
基于此，要克服智算芯片遇到的挑战需要整个产业链上下游携手共进。作为国内领先的高性能工业软件及解决方案提供商，合见工软高速接口IP及IO Die提供了创新解决方案，包括D2D应用的系统分析，应用于多种场景的IO Die产品，完整的PHY和控制器解决方案，以及各类封装和仿真支持，从而保障互联速度、稳定性、芯粒供电和数据支持等。
通过提供国产自主自研的高性能接口IP和定制化解决方案，合见工软结合自身强大的EDA平台优势，构筑软硬件平台结合的系统级技术服务，助力智算芯片公司实现持续地创新和突破。
值得注意的是，崇华明讲解时还展示了合见工软与传智驿芯共同开发的“NoC+UCIe整体解决方案”。合见工软在接口IP领域拥有深厚的技术积淀，结合传智驿芯的NoC Subsystem和TCLink等产品方案，双方共同开发NoC+UCIe的Chiplet整体解决方案，帮助客户更为早期就可以完整地评估系统架构方案。
完整IP产品支持众多应用场景
为了应对智算时代的网络互联、先进封装集成、高数据吞吐量等诸多挑战，合见工软已经推出了多款高可靠性、高性能的网络IP、存储IP及D2D接口IP解决方案等，包括：针对芯粒(Chiplet)集成的关键标准UCIe解决方案UniVista UCIe IP；面对存储接口，推出全国产Memory接口UniVista HBM3/E IP、UniVista DDR5 IP、UniVista LPDDR5 IP；为助力智算万卡集群，推出智算网络IP解决方案UniVista RDMA IP；面向网络接口，推出以太网、灵活以太网(FlexE)、Interlaken等多种高速互联接口控制器UniVista Ethernet Controller IP；以及推出全国产PCIe Gen5完整解决方案等。
▲合见工软高性能IP产品总览
现在，合见工软的全国产UniVista UCIe IP已在智算、自动驾驶、AI等领域的知名客户的实际项目中得到广泛应用和验证，在真实场景中展现出卓越的性能表现和稳定可靠的品质。目前合见工软UCIe IP先进制程测试芯片现已成功流片，并在此次ICCAD-Expo展会上展出。
在具体产品方案方面，据崇华明介绍称，合见工软高速接口IP-D2D解决方案采用超低延迟、超低功耗并可扩展PCIe/CXL协议层的设计，支持全协议栈的UCIe-SP，UCIe-AP和国内D2D协议；支持多种工艺，速度最高可达24Gbps。此外，其作为UCIe端到端的解决方案，支持FDI，AXI，CXS.B等接口，支持标准封装和先进封装，标准封装模式可以无缝支持C2C应用。
进一步来看，合见工软高速接口IP-D2D还支持多场景互连和诸多应用场景，具有增强的补偿能力、抗干扰能力和De-skew能力，以及支持多工艺流片保证互连兼容性。
崇华明表示，“合见工软的D2D应用的系统分析方案主要聚焦在Chiplet结构化设计，包括D2D总线接口的优化设计，D2D+NOC的系统设计整体分析，HBM的IP整体解决方案，Chiplet的整体DFT和测试方案等。”
另外，合见工软高速接口IP-HBM PHY和控制器解决方案也具备多重特性，包括支持多种工艺，最快支持9600Mbps；超低读写延迟，控制器可根据客户读写Pattern定制化高效低延迟的设计；Deskew能力应对各种复杂场景设计；内置处理器，灵活支持多种Training算法；完整的DFT测试方案；自研HBM3控制器和PHY，广泛支持业界的各种颗粒。
同时，合见工软高速接口IP-DDR/LPDDR PHY和控制器解决方案同样支持多种工艺，其中LPDDR4x/5/x最高可达8533Mbps，DDR4/5最高可达8800Mbps。该方案预先集成验证的DDR/LPDDR控制器，PHY和IO的完整解决方案，采用全硬化的灵活交付方式，完整的SIPI分析方案，支持芯片调试和方便的调试软件，以及广泛兼容业界的各种颗粒。
合见工软的完整PHY和控制器解决方案致力于为客户提供合理的IP解决方案，包括可提供IP子系统多种工艺的低延迟D2D接口IP：UCIe-A，UCIe-S，UCIe-3D，国内D2D协议；存储接口IP：HBM3E/3，DDR5/4，LPDDR5X/5/4X/4；以及多种网络接口IP。
合见工软高性能网络IP Stack完整方案则由PAXI、RDMA和ENET构成，通过MUX逻辑，可对网络端口进行不同应用的配置，方便多种芯片场景使用，最大程度节省芯片面积。
崇华明表示，“合见工软高性能网络IP解决方案优势主要体现在向下完全兼容以太网协议，部分特性超越UEC方案，以及已与产业界广泛合作和使用。另外，其关键特性表现为具有更高的带宽和利用率、灵活易使用的组网方式、更高的可靠性以及更低的延迟。”
应用扩展和封装仿真成效明显
随着各类前沿高性能应用对算力、内存容量、存储速度和高效互连等需求持续攀升，Chiplet集成技术的发展和迭代开辟了一条切实可行的路径。而作为Chiplet集成的关键标准之一，UCIe以开放、灵活、高性能的设计框架为核心，实现了采用不同工艺和制程的芯粒之间的无缝互连和互通，可大幅降低同构和异构芯粒集成的设计复杂度，从而加速产品开发进程。
与此同时，IO Die是Chiplet架构中的重要组成部分，主要负责处理数据输入和输出功能。而针对不同的算力需求和应用场景，合见工软基于在UCIe IP领域具备的深厚技术优势，开发出了针对不同领域层级的IO Die，从多维度助力智算芯片的创新与突破。
崇华明指出，“随着客户的需求越来越强烈，合见工软高速接口IP-IO Die扩展了算力应用场景，开发出三种三款产品，即IO Die东坡、IO Die陈仓和IO Die栈道，实现了适用不同的算力应用场景，使设计人员能够更加专注于各个芯粒的算力功能实现和性能优化。”合见工软的IO Die以及D2D IP等方案组合构筑起了具有竞争壁垒的领先优势。
在封装和仿真支持方面，合见工软高速接口IP的封装设计主要为2D和2.5D封装设计，支持20层Substrate，5层金属、厚铜和DTC的硅中介层以及RDL Interposer，同时还可以进行先进封装的SIPI和可生产性分析。崇华明称，基于合见工软提供的封装参考设计，合见工软高速接口IP-HBM，UCIe-AP，UCIe-SP等仿真和测试结果成效尤为明显。
无论在IO Die扩展算力应用场景还是封装设计和SIPI仿真分析方面，合见工软高速接口IP不仅种类齐全性能优异，在协议、封装兼容性等关键技术上也均有保障。
崇华明总结道，随着系统级摩尔定律（SysMoore）引领技术进步，广度和断点成为重要难点，这使得客户一次流片成功的压力越来越大，而且往往难以解决相关困难与挑战。
对此，合见工软高速接口IP及IO Die多方面助力智算芯片创新，包括完整的多工艺平台IP（D2D IP,HBM,Ethernet,RDMA,PCIE/CXL,LPDDR/DDR），支持广泛颗粒和外设；完整的PHY和控制器方案，解决兼容性问题；完整协议支持，多封装场景支持；提供IO Die，扩展算力应用；提供封装设计，SIPI仿真支持，为芯片设计保驾护航。
总体上，合见工软自主知识产权的全国产高速接口IP解决方案是合见工软更广泛的EDA+IP产品战略的重要组成，致力于提供高可靠、高性能的先进接口IP整体解决方案，帮助客户解决在面对智算芯片新的应用场景和封装形式时在接口实现和使用上的一系列挑战，从而协同推动和赋能产业升级，乃至为国产智算芯片核心竞争力的进阶不断注入澎湃动力。
关于合见工软
上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。
评论排行