评估低抖动PLL时钟发生器的电源噪声抑制性能 2011-05-17 13:26:51来源:互联网

本文介绍了电源噪声对基于PLL的时钟发生器的干扰，并讨论了几种用于评估确定性抖动(DJ)的技术方案。推导出的关系式提供了利用频域杂散分量评估时钟抖动性能的方法。利用实验室测量结果对不同的测量技术进行比较，并阐述了如何可靠地评估参考时钟发生器的电源噪声抑制(PSNR)性能。
基于PLL的时钟发生器被广泛用于网络设备，用来产生高精度、低抖动参考时钟或保持网络同步工作。大多数时钟振荡器给出了在理想的、没有噪声的电源供电时所表现的抖动或相位噪声指标。而实际系统环境中，开关电源或嘈杂的数字ASIC会对电源产生干扰。为了达到系统设计的最佳性能，了解这类干扰的影响至关重要。
首先，我们需要先了解基于PLL的时钟发生器的电源噪声抑制(PSNR)特性。随后将解释如何从频域测量中提取时钟抖动信息。这些技术将随后用于实验室测量，并通过实验室测试结果比较几种不同的测量方法。最后，我们将归纳出首选方案的优点。

PLL时钟发生器的PSNR特性

典型的PLL时钟发生器如图1所示。由于不同类型的逻辑接口其输出驱动器的PSNR性能会有很大差异，下面的分析将主要集中在电源噪声对PLL本身的影响。


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图1. PLL时钟发生器的典型拓扑
图2给出了PLL的相位模型。模型假设电源噪声VN注入到PLL/VCO，M和N分数比都设为1。

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图2. PLL的相位模型
VN(s)至ΦO(s)的PLL闭环传输函数为：

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对于典型的2阶PLL：