大模型应用：激发芯片设计新纪元

时间：2023-08-09 17:36:38 发布：tgy 来源：Cadence楷登第一对焦：Cadence楷登

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　　大模型应用：激发芯片设计新纪元

　　2023 年，生成式 AI 如同当红炸子鸡，吸引着全球的目光。当前，围绕这一领域的竞争愈发白热化，全球陷入百模大战，并朝着千模大战奋进。在这场潮流中，AI 芯片成为支撑引擎，为大模型应用提供强有力的支持。蓬勃发展的大模型应用所带来的特殊性需求，正推动芯片设计行业迈向新纪元。众多顶级的半导体厂商纷纷为大模型应用而专门构建 AI 芯片，其高算力、高带宽、动辄千亿的晶体管数量成为大芯片的标配。

　　芯片设计复杂度，迈向新高峰

　　在人工智能领域，大模型应用的兴起，让芯片的发展来到了一个新高度。大模型应用需要处理大规模的数据，以 OpenAI 的 ChatGPT 从第一代大约 50 亿个参数，发展到 GPT4.0 大约将超过 1T 的参数，对算力的高需求不必多说。此外，HBM 作为一种高性能内存解决方案被各大芯片厂商引入。与此同时，先进封装技术如 CoWoS 成为 GPU 的主流选择，先进封装技术与 HBM 是一对无法忽视的组合，通过多芯片堆叠提高了芯片之间的通信速度和能效，为大模型应用提供强有力的支持。

　　Chiplet 技术被认为是后摩尔时代继续提高算力密度的重要技术之一，也获得了大模型 AI 芯片的青睐。Chiplet 技术将芯片分割成更小的模块，使得芯片可以采用异构设计，即不同的模块可以由不同制造商提供，这为芯片设计带来更大的灵活性和创新空间。Chiplet 技术正在改变半导体行业，其应用前景潜力无限。根据研究机构 Omdia 报告，2024 年采用 Chiplet 的处理器芯片的全球市场规模将达 58 亿美元，到 2035 年将达到 570 亿美元。

　　大模型应用背后的芯片设计显示了一个明显的趋势：芯片不再是简单的集成电路，而是一个多维交织的产物，包含着全新的架构设计、创新的互联方式以及先进封装技术等等。

　　然而，芯片设计行业的挑战并不仅限于大模型应用的迅速发展。智能手机、物联网设备、自动驾驶汽车等应用市场的发展，各个领域对芯片的要求越来越高，因此，半导体设计和制造商必须利用更精密和复杂的设计方法来满足这些新的需求。

　　在消费电子领域，许多移动和手持设备对低功耗的要求十分迫切。为了实现低功耗设计目标，芯片设计商不得不采用先进的低功耗技术，包括电源关断技术（PSO）、多供电电压（MSV）以及动态电压频率缩放（DVFS）等技术。

　　在汽车行业，为了满足现代汽车“电动化、网联化、智能化、共享化”四化发展的需求，汽车中所需的处理器日益强大，对安全性的要求也越来越高。然而，高性能处理器也带来了更高的安全风险。因此，必须对这些处理器的设计和实施进行更严格的测试和验证。

　　仿真，解决复杂芯片验证挑战的先锋

　　随着各类应用对芯片提出了新需求，芯片设计的复杂性正在以前所未有的速度递增，这不仅引发了试错成本的急剧膨胀，也给验证工作带来了严峻的挑战。

　　晶体管数量的急剧攀升，新架构新设计的引入，设计师面临的验证场景越加丰富，考虑的影响因素也持续扩大。例如，新兴的 Chiplet 设计方法带来了全新的验证和调试挑战：设计师必须保证各模块在组合后能够无缝协作，一旦出现了错误，需要在问题调试时准确定位问题源头。

　　在最终决定流片前，进行全方位的功能验证和性能评估，消弭所有潜在的瑕疵和隐患，是避免在后期生产阶段承受巨额损失的决定性因素。在应对这种日益增长的验证复杂性的战斗中，仿真器的角色正在被赋予越来越重大的价值和期待。

　　仿真器作为验证芯片设计功能和性能的工具，为芯片设计人员提供了模拟电路运行的虚拟环境，帮助预测和解决潜在问题，避免错误进入实际制造流程，从而节省时间和成本。仿真器，将成为解决复杂芯片设计诸多挑战的先锋。

　　随着新技术的涌现，为了满足不断增长的验证需求，仿真工具需要提供高效的仿真性能，积极探索和引入新技术，如硬件加速和机器学习，从而提高验证的效率和准确性。此外，仿真工具还需要具备良好的可扩展性，能够处理大规模设计，支持并行计算和分布式仿真。

　　迎接新技术挑战，仿真实现再进化

　　从上世纪 80 年代中后期开始， Cadence 就创造性地推出了 Verilog 语言，为数字电路设计师提供了一种描述和验证电路行为的标准语言，极大地提高了设计的效率和准确性。Cadence 甚至将 Verilog 语言免费提供给业界使用，进一步推动了数字电路设计的进步。

　　而如今，Cadence 的 Xcelium Logic Simulator 仿真器可望成为复杂芯片验证的一大得力助手。这款仿真器不仅拥有卓越的高性能和大容量，还支持多种语言类型，包括 SystemVerilog、VHDL、SystemC、e、UVM 和 IEEE UPF 标准。通过充分利用约束信息、约束性能分析和调试功能，Xcelium 仿真器在 IP 层面的验证实现了显著的速度提升，为新一代芯片设计注入了强大动力。

　　Xcelium Logic Simulator 利用其并行和增量构建技术，显著减少构建时间、降低编译内存占用和减少设计所需的存储空间。此外，Xcelium 拥有市场上领先的一站式前端编译器，覆盖软件至硬件仿真的整个验证流程。再者，Xcelium 运用的多核引擎，为时间消耗长的测试项目带来速度提升。其先进的保存/恢复技术，使其能支持数字和实数仿真，以及模拟混合信号仿真。Xcelium 更配备了动态测试加载、约束求解器优化和多线程并行处理等功能，提升仿真效率。

　　Xcelium 绝妙之处在于它在 Xcelium Logic Simulator 的原生引擎实现了一些列有益的延伸，其中包括机器学习、功能安全、多核、混合信号、功耗回放、X-Pessimism Removal 等，这六大 Apps 组合几乎涵盖了设计和验证周期中的各种技术，可谓是包罗万象。

　　举例来说，在芯片设计过程中，设计验证工程师常常要加班加点运行无数次回归，为实现覆盖率目标耗费心神，即使在验证方面投入非常大的人力和时间，流片时出现功能失效的风险也很高。针对这一问题，Xcelium 的机器学习 App（Xcelium Machine Learning）引入了 Cadence 专有的机器学习技术，它不仅能加速覆盖收敛，还可从以往的回归运行中学习并指导 Xcelium 随机引擎，在实现相同覆盖率的前提下大幅度减少仿真次数，最多可以减少十倍，或者是在特定的覆盖点产生激励以便发现更多的漏洞。通过减少仿真次数和更精准的测试激励，工程师们可以更加专注于发现和解决设计中的问题，而不是被重复的回归运行所困扰。

　　Xcelium ML 流程

　　再比如，针对汽车中的功能安全，Cadence 的 Xcelium 是市面上唯一一款在主引擎中启用并发注入的仿真器，Xcelium Safety App 能够同时支持串行和并行故障仿真。结合 Jasper Safety、vManager Safety 和 Midas Safety Planner 等 Cadence 安全验证全流程工具，Xcelium 能够高效地执行安全错误注入，以满足 ISO 26262 标准的要求。此外，Cadence 提供了广泛的汽车功能安全文档套件，涵盖了半导体设计和验证的全谱系。该套件大大减少了供应商在每个汽车设计项目中进行工具用例评估的工作量，并帮助他们避免昂贵的工具认证工作。

　　符合 ISO 26262 标准的 Cadence Xcelium

　　故障模拟解决方案

　　而对于想要走 Chiplet 路线的芯片公司，Xcelium 的多核应用（Multi-Core App）是一个高度可扩展的用于加速门级仿真的解决方案。它自动将芯片设计分解成若干个独立的部分，并在服务器的并行内核上对其进行仿真，从而大大缩短了 SystemVerilog 设计的仿真用时，尤其适用于大规模设计。

　　结语

　　总的来说，我们正处在芯片行业的一个变革时期，创新和速度是成功的关键。新技术的快速发展和新需求的持续涌现，使得芯片设计的复杂度呈现指数级增长。而在这个过程中，如何提高生产效率，如何缩短产品上市时间，这都是设计工程师面临的挑战。仿真器的介入，将是芯片厂商们探索新技术、解决复杂芯片设计难题的得力工具。

　　相信在 Xcelium Logic Simulator 及多种 Apps 组合，大小型芯片公司都能够更自信地迎接新一代芯片设计过程中的复杂性挑战，快速推进设计验证，将创新产品迅速推向市场，朝着更高、更远的未来迈进。

　　关于 Cadence

　　Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。